在近日举办的2026 IDAS设计自动化产业峰会上，中国数字EDA/IP领域的领军企业上海合见工业软件集团股份有限公司（简称“合见工软”）发布了多款具有里程碑意义的创新产品，标志着国产EDA技术迈入全新发展阶段。此次发布的成果涵盖智能体战略体系、三维芯片物理设计工具及先进工艺节点收敛工具等多个领域，填补了国内多项技术空白，为本土半导体产业的高端化发展提供了关键支撑。
作为国产EDA领域的创新标杆，合见工软此次发布的Agentic EDA智能体战略体系成为全场焦点。该体系以“目标驱动”为核心架构，首次推出国内首款专用于数字芯片验证全流程的EDA智能体套件UniVista Verification GOAT。该套件深度融合AI技术与EDA工具，覆盖软件仿真、验证调试、回归测试管理及硬件仿真等四大关键环节，通过构建验证目标、工程方法论与工具反馈的闭环体系，显著提升芯片验证效率。与传统通用智能体不同，UniVista Verification GOAT强调“人机协同”，工程师可基于完整证据链进行最终决策，确保验证结果的可靠性与可追溯性。
在AI赋能的专项工具领域，合见工软同步推出MBIST全流程平台UniVista Tespert AIMBIST与PCB板级智能体软件UniVista Archer AI+。前者通过AI智能分组优化布线拥堵，实现30%以上的面积缩减，并支持多厂商测试数据兼容；后者则依托原生AI+EDA架构，支持自然语言驱动原理图设计，并集成企业自定义AI技能模块，为硬件研发提供全链路智能解决方案。这些工具的推出，标志着国产EDA在AI融合应用层面已形成完整生态。
三维芯片设计领域迎来重大突破。合见工软发布的国内首款三维芯片物理设计工具UniVista 3DIC Designer，专为国产先进工艺节点打造，支持2-die/3-die逻辑折叠及多裸片异构堆叠架构。该工具通过底层自研的真三维布局算法，突破传统2D设计的性能、功耗与面积限制，实现时序、功耗、面积及热分布的全局优化。其GPU并行加速技术可高效处理十亿门级大算力芯片设计，解决跨裸片时序收敛、垂直互连约束平衡等工程难题，为AI、HPC等高性能芯片提供自主可控的三维设计底座。
针对国产先进工艺量产需求，合见工软推出的UniVista NodeClosure工具填补了数字后端ECO环节的技术空白。该工具采用物理感知增量优化架构，可精准修复时序违例、逻辑缺陷及物理规则问题，大幅减少迭代次数。其“时序+DRC协同修复”技术可深度适配国产晶圆厂专属工艺规则，帮助设计团队在紧凑周期内完成高质量设计收敛，同时降低流片成本与风险。据介绍，该工具已在国内多家头部芯片企业完成部署，显著提升了复杂芯片的量产良率。
峰会期间，工业和信息化部及上海市经信委相关领导莅临合见工软展台，重点考察了国产数字EDA在智算超节点IP、三维设计技术等领域的突破。同期揭晓的第三届“中国芯”EDA专项奖中，合见工软的全功能高性能数字仿真器UniVista Simulator Plus (UVS+)荣获金口碑产品奖，印证了其产品在市场应用与用户口碑层面的双重认可。
经过六年持续迭代，合见工软已形成覆盖数字设计、可测性设计、先进工艺后端设计及高速互联IP的全链条产品布局。此次多领域创新成果的集中发布，不仅展现了国产EDA技术对标国际一线水平的能力，更通过架构级创新打破了传统工具的堆砌模式，为全球半导体产业贡献了中国方案。随着AI与三维集成技术的深度融合，国产EDA正加速推动芯片设计范式向更高维度跃迁。
